1 前言
    静电放电（ESD，electrostatic discharge）是电子工业*花代价的损坏原因之一，它会影响到生产合格率、制造成本、产品质量与可靠性以及公司的可获利润。随着IC产品的制造工艺不断微小化，ESD引起的产品失效问题越来越突出。为了能够了解我们所制造的IC产品的抵抗静电打击的能力，提升产品的质量，减少因ESD而引起的损伤，世界各地的IC工程师们研制出了许多静电放电模拟器，用来模拟现实生活中的静电放电现象，用模拟器对IC进行静电测试，借以找出IC的静电放电故障临界电压。本文就是结合我们现在使用的静电放电模拟器（ZapMaster）详细介绍静电放电的测试过程。
                
    2静电放电模式及国际标准
    目前在世界工业界对静电放电的模式大致定义了四种：人体模式HBM（humanbodymodel）、机器模式MM（machine model）、器件充电模式CDM（charge device model）、电场感应模式FIN（neldinducedmodel）。因为在IC的制造和使用过程中，人体和IC接触的机会*多，由人体静电损伤造成IC失效的比例也*大，而且在实际应用中工业界也大多采用HBM模式来标注IC的静电等级。所以本文将着重介绍HBM的测试方法和判别标准。
    人体模式（HBM），是指人体在地上走动、摩擦或者其他因素在人体上已积累了静电，当此人去直接接触IC时，人体上的静电便会经IC的管脚而进入IC内，再由IC放电到地去。此放电过程会在短到几百个纳秒的时间内产生数安培的瞬间放电电流，这个电流会把IC内部的元件烧毁。图1是HBM人体放电模式的电路模型，其中R2模拟人体电阻，C1模拟人体电容。测试过程是先用高压源经过电阻R1对电容C1充电，电容充电后经电阻R2对DUT（被测器件）放电。因为静电电压有的要达到几千伏特甚至上万伏特，校验比较困难，而电流的校验比较容易，因此现在都是采用静电放电电压相对应产生的电流来校验。图2是HBM的放电电流波形。表1为不同的HBM静电电压相对应产生的放电电流与时间的关系。
    国际上针对HBM人体放电模式已经制定了许多通用的国际工业标准，比较常见的有以下几个：
    ①USMIL-STD-883EMethod3015．7notice 8；
    ②ESDASSOCIATIONSTM5．1-2001；
    ③JEDECEIA／J~D22-A114-B；
    ④Automotive Electronics CouncilAEC-Q100-002-REV-C
    国内主要标准有：GJB548A-96方法3015A
    3 静电放电的测试组合
    静电放电电流在IC中流动是有规律可循的，所以针对每个PIN做交叉放电分析是我们使用的*基本的测试方法。但是并非胡乱交叉测试就能得到结论，必须有一套正确而快速的测试方法作为测试的准则。下面以GJB548A-96方法3015中的要求，详细介绍各种静电放电的测试组合。
    3．1 I／O脚对电源脚的静电放电测试
    静电的积累可能是正的或负的电荷，因此静电放电测试对同一IC脚而言要求具有正负两种极性。对每一支I／O管脚而言，其对电源脚的HBM静电放电测试有下列四种ESD测试组合，其等效电路示意图如图3-图6所示。
    1）图3为PS-模式（Pin-to-Vss正极性）：Vss脚接地，正的ESD电压出现在该I／O脚对Vss脚放电，此时VDD与其他脚悬空。
    （2）图4为NS-模式（Pin-to-Vss负极性）：Vss脚接地，负的ESD电压出现在该I／O脚对Vss脚放电，此时VDD与其他脚悬空。
    （3）图5为PD-模式（Pin-to-VDD正极性）：VDD脚接地，正的ESD电压出现在该I／0脚对VDD脚放电，此时Vss与其他脚悬空。
    （4）图6为ND-模式（Pin-to-VDD负极性）：VDD脚接地，负的ESD电压出现在该I/O脚对VDD脚放电，此时Vss与其他脚悬空。
    3．2 Pin-to-Pin的静电放电测试
    静电放电可能出现在IC的任何两只管脚之间，若该两只管脚之间无直接的相关电路，唯一共同使用的是VDD与Vss电源线相连接，就有可能出现当ESD放电发生在不相干的两只IC脚之间时，静电放电电流会先经过某部分电路流向VDD或Vss电源线上，再由VDD或Vss电源线连接流向另一只IC脚，再由那只IC脚流出IC。但是如果每一个IC的两只管脚之间都要做测试，那么一个40HN的IC便要有1560种排列组合的ESD测试，这样太浪费时间。因此测试标准便规定了改良式的测试方法。如图7-图8所示，即所谓的Pin-to-Pin测试。在该种方法的测试组合中，也按静电放电的正负两种极性分成两种测试模式：
    （1）图7为正极性模式：正的ESD电压出现在某一I／O脚，此时所有其他I／O脚全部接地，但所有的VDo脚与Vss脚都悬空。
    （2）图8为负极性模式：负的ESD电压出现在某一I／O脚，此时所有其他I／O脚全部接地，但所有的VDD脚与Vss脚都悬空。
    3． 3 VDD-to-VSS静电放电测试
    静电放电也可能发生在VDD脚与VSS脚之间，因此对VDD脚与Vss脚有下列测试组合，其等效电路示意图如图9-图12所示
    1）图9为VDD-正极性模式：正的ESD电压出现在VDD脚，此时Vss接地，但所有的I／O脚都悬空。
    （2）图10为VDD-负极性模式：负的ESD电压出现在VDD脚，此时Vss接地，但所有的I／O脚都悬空。
    （3）图11为Vss-正极性模式：正的ESD电压出现在Vss脚，此时VDD接地，但所有的I／O脚都悬空。
    （4）图12为Vss-负极性模式：负的ESD电压出现在Vss脚，此时VDD接地，但所有的I/O脚都悬空。
    这里需要做一些说明：在一个IC中，各个管脚的功能有所不同。可能有两个或两个以上标注为相同名称的电源脚（例如：Vcc、VDD、Vss、analog、GND、digital、GND等等），按照标准的规定，只要这些电源脚在内部是通过金属连接或欧姆连接，两个电源脚之间的引线电阻小于2Ω，就可以把这一组电源脚或接地脚连在一起，看成是一个VDD Grouppin或VssGrouppin，其他IC脚分别对其进行静电测试。否则就应该把这些VDD或Vss看成是各自独立的，其他脚分别按照以上的测试组合对其进行测试。除了电源脚以外的其他各种类型的管脚，比如数据、地址、读写控制、时钟、基准和补偿等管脚，在静电测试时不用考虑其管脚的功能，只把他们看成是Inputpin或Outputpino。
    3．4 Analog Pin的静电放电测试
    在类比（Analog）IC中有一种测试组合，在标准中是没有规定到，但在实际使用中有些IC工程师为了能够更精确的测试这类IC的抗静电能力，经常使用这种测试组合，这种组合就是类比（Analog）IC内的差动输入级（DifferentialPair）的测试组合。例如运算放大器（OPAMP）的输入级，如果该差动输入级的正负输入级都连接到IC的管脚时，这两只输入脚要另外单独做静电放电测试，以验证该两只输入脚所连接的差动输入级会不会被静电放电所破坏，其等效电路示意图如图13和图14所示：
    （1）图13为正极性模式：正的ESD电压出现在差动输入级的正输入脚位，此时差动输入级的负输入脚接地，但其他所有的I／O脚以及VDD与Vss脚都悬空。
    （2）图14为负极性模式：负的ESD电压出现在差动输入级的正输入脚位，此时差动输入级的负输入脚接地，但其他所有的I／O脚以及VDD与Vss脚都悬空。
    4 静电测试方式
    在ESD测试过程中，我们可以采用从低电压到高电压进行测试，也可以从高电压到低电压进行测试，这两种方式都可以找出IC的“静电放电故障临界电压”。现在以低电压到高电压为例详细介绍一下静电测试方法。
    在每一个测试组合模式下，IC的某一被测试脚先被打上（ZAP）某一ESD电压，而且在同一ESD电压下，IC的该测试脚必须要被ZAP三次，每次ZAP之间间隔的时间为］秒钟，ZAP三次后再观看该测试脚是否已被ESD所损伤，若IC尚未被损伤则提升ESD的电压，再ZAP三次。此ESD电压由小而逐渐增大，如此重复下去，直到该IC脚己被ESD所损坏，此时造成IC该测试脚损坏的ESD电压为“静电放电故障临界电压”。
    我们每次提升的ESD电压幅度要选择一个合适的数值，如果幅度太小，则测试到IC管脚损坏要经过多次的ESD放电，增长测试时间；若每次提升的幅度太大，则难以较精确地测出该IC脚的ESD耐压能力。因此，根据我们的实际测试经验，当ESD测试电压低于1kV时，每次ESD电压增加量为50V或100V；当ESD测试电压高于1kV时，每次ESD电压增加量为100V或250V。而ESD测试的起始电压则从平均ESD故障临界电压的70%开始。
    例如，某一IC的人体放电模式（HBM）ESD耐压大概平均在2000V左右，那么起始测试电压约从1400V开始。测试时，1400V的ESD电压ZAP到IC的某一脚去（根据文章第三部分介绍的测试引脚组合，相应的VDD或VSS脚要接地），测试三次1400V的ESD放电，若该IC脚尚未损坏，则提升ESD电压到1500V，此1500V的ESD电压再打该IC脚三次，若该IC脚尚未损坏，再提升ESD电压到1600V，依次类推，直到该IC脚被静电放电所损坏为止。
    我们可以来估算一下，一个40PIN的IC，（38支I/O，1支VDD，一支VSS），他的HBM测试电压自1400V炽到2000V，每次增加量为100V的情形下，所要测试的次数：每一测试脚在变化ESD电压之下的ZAP次数［（2000-1400）/100+1］； 38支I/O脚的测试次数=38支×4种×21次=3192次； Pin-to-Pin静电放电测试（如图3.2.1-3.2.2所示）之次数=38支×2种×21次=1596次；VDD-to-VSS静电放电测试（如图3.3.1-3.3.4所示）之次数=2支×4种×21次=168次； 故该4O脚IC的ESD（1400-2000V）总测试次数=4956次。
    由上述的简单估算可知，一个具有40支管脚的IC，只从1400V测到2000V，每一次电压调升100V，则要4956次的ESD放电测试。而在实际情况中，IC管脚的耐压程度可能每一支都不同，要真正测出每一支管脚的ESD耐压程度，则所需测试次数会远远超过上述的数字。因此可根据你的实际要求，增加电压调升的幅度，这样可以减少测试的次数及时间。
    5静电放电故障判断
    每一个IC对静电放电都有一定的承受能力，要想知道IC的静电承受能力，除了以上介绍的测试组合外，我们在做测试分析时还需要有一套正确的判别标准，来判别被测试电路是否失效，否则光有方法而无判别标准也是枉然。
    IC经由ESD测试后，要判断其是否已被ESD所破坏，以便决定是否要再进一步测试下去。但如何判定IC已被ESD所损坏了呢？我们现在使用的静电测试仪可以在ESD测试前后测量每一支IC管脚I／V特性曲线，再根据ESD测试前后的特性曲线做比较来判别IC是否发生失效。具体的判别标准有以下几种：
    ①绝对漏电流：先规定一个具体的电压值VF和漏电流极限值IF，当IC被ESD测试后，其某一管脚在指定电压VF以下产生的漏电流大于规定极限值IF时，失效发生。漏电流会随偏压的大小增加而增加，例如在测漏电流时所加的电压VF为3V，规定漏电流极限IP为luA。ESD测试后在3V下如果测试到的漏电流大于luA为失效。
    ②相对电压漂移：指定在某一固定电流值IREF时，ESD测试前与测试后电压漂移量超过指定的百分比，失效发生。我们比较常用的方式是指定IREF为lμA时的参考电压VREF漂移量超过土30％，该管脚失效。
    ③短开路：在经ESD测试后，测量被ESD测试后的某一管脚的I／V曲线，如果出现短路到地或开路现象（输入电压，电流无穷大或输入电压，电流接近于零），该管脚失效。
    ④相对I/V漂移：在ESD测试前先测量到某一管脚I/V特性曲线，当IC被ESD测试后，自该管脚进入IC内部的I／V特性曲线漂移量在30％（20％或40％）。例如输入范围是3V、1μA，那么它漂移量的包络线范围是2．1V-3．9V和0．7A-1．31lA。如图15所示，Aftertrace（ESD测试后测量的I／V曲线）已有部分超出Beforetrace（ESD测试前测量的I／V曲线）的30％的包络线，该管脚失效。
    以上四种是我们的静电测试仪自带的*常用的几种简易判别方法，适合用于大批量的测试，可以进行快速判别。
    ⑤功能测试法：先把功能正常且符合规格IC的每一支脚依测试组合打上某一电压准位的ESD测试电压，再拿去测试其功能是否仍然符合原来的规格。这种方法是*能够精确反应出电路在经过ESD测试后电路性能的变化。一般的ESD测试标准都规定在经过ESD测试后要经过功能测试（包括静态测试和动态测试），才能*终确定其“静电放电故障临界电压”。
    采用不同的故障判定准则，对同一个IC而言，可能会有差距很大的ESD故障临界电压。判别一个电路的ESD故障临界电压要在注明其故障判定准则条件之下，才显得有意义。否则在你这里选择这种判别准则，在另一家选择其他的判别准则，会得出不同的ESD故障临界电压，这样就会给别人造成混乱，究竟我的IC的ESD故障临界电压是多少？
    6 静电放电测试结果的判读及分类
    6．1 ESD测试结果判读
    表3是一个IC的实际ESD测试*低故障临界电压，PINl为“VDD”，PIN8为“Vss”，其余PIN为I／O。按照本文第三部分介绍的测试组合，做了一些简化，方法ALL-to-VDD指除VDD以外的所有管脚分别对VDD测试，VDD接地；方法ALL-to-Vss指除Vss以外的所有管脚分对Vss打击，Vss接地；方法IO-to-IO指I／O脚相互测试，没有被测到的I／O管脚接地，VDD和Vss悬空；“OK”指超过8000V。我们来看PIN2，六种方法测到的*低ESD故障临界电压分别为7250V、-8000V、7000V、-8000V、6500V和-3500V，该脚的ESD*低故障临界电压为3500V；再来看PIN3分别是4250V、-500V、4000V、-5750V、7000V、-8000V，该脚的*低故障临界电压为500V；PIN6分别是6500V、-750V、500V、8000V、2250V、-750V，该脚的*低故障临界电压为500V。以次类推，每一个脚都能找到其*低的ESD故障临界电压。这个IC的ESD*低故障临界电压应定为所有脚中*低的电压，既500V。我们可以从上面看到，虽然有的管脚的ESD故障临界电压可以达到3500V或更高，但只要其中有一只管脚的电压很低，就应该以这只*低管脚的电压为整个IC的ESD*低故障临界电压。
    所以我们需要注意的是，在静电放电保护电路的设计中，要能够提升`IC所有管脚的静电放电故障临界电压，而不是只提升某几只管脚的静电放电保护能力而己。IC的制造过程特性有时会有小幅的（10％）漂移，因此每个IC之间的特性会有些细微的不同，其ESD耐压特性也可能会有些差异。每次测试所选用的IC数目不能太少，应至少大于5个，每一个都找出其ESD故障临界电压，可能每个IC都不太相同。这时我们定义其中*低的ESD故障临界电压为该批IC的ESD故障临界电压。数量选的越多，该批IC的ESD故障临界电压越精确。
    6．2静电放电敏感度分类
    不同的ESD测试标准都规定了静电放电敏感度分类，以下是几个测试标准的静电放电敏感度分类：表4为GJB548A-96（MIL883E）的分类，表5为ESDSTM5．1-2001和JEDECEIA／JESD22-A114-B的分类。在IC经过ESD测试后，就可以根据测试结果，按照你所适用的标准，给你的IC标注静电等级。
    7结束语
    随着电子产业的蓬勃发展，元件尺寸的日益缩小、集成度也日益提高，使得静电放电对IC造成的破坏越来越严重，各IC相关的从业人员也越来越重视这个问题，静电放电测试结果已经成为评估产品可靠性的一个重要指标，静电放电测试的主要应用有两个：*是了解元件的静电放电敏感度等级，提升产品的可靠性，并且可以给制造、封装、测试、组装及运输等人员提供参考；第二可以针对经过ESD测试的元件的弱点做故障分析，以便IC设计人员或工艺人员在查清问题后进行设计或工艺改良。本文就ESD相关的测试原理和测试方法等作了详细的介绍，从文章中可以看到，ESD测试从每一只管脚的测试组合，每一个IC的测试方法，一直到整批IC，ESD故障临界电压的判定，都给我们一个很重要的概念，ESD故障临界电压不是一只管脚的问题，而是整批的问题。